一種基于fpga的可配置系數的濾波器、電子設備及濾波方法
【技術領域】
[0001] 本發明涉及FPGA，具體涉及到一種基于FPGA的可配置系數的濾波器、電子設備及 濾波方法。
【背景技術】
[0002] FPGA(Field-ProgrammableGateArray，即現場可編程門陣列），它是在PAL、 GAL、CPLD等可編程器件的基礎上進一步發展的產物。它是作為專用集成電路（ASIC)領域 中的一種半定制電路而出現的，既解決了定制電路的不足，又克服了原有可編程器件門電 路數有限的缺點。FPGA有著規整的內部邏輯陣列和豐富的連線資源，特別適合于數字信 號處理任務，相對于串行運算為主導的通用DSP芯片來說，其并行性和可擴展性更好，利用 FPGA乘累加的快速算法，可以設計出高速的FIR數字濾波器。
[0003] 主流的FPGA仍是基于查找表技術的，已經遠遠超出了先前版本的基本性能，并且 整合了常用功能(如RAM、時鐘管理和DSP)的硬核（ASIC型）模塊，甚至包含軟核及硬核的 處理器。
[0004] FIR(FiniteImpulseResponse,有限長單位沖激響應濾波器）濾波器，是數字信 號處理系統中最基本的元件，它可以在保證任意幅頻特性的同時具有嚴格的線性相頻特 性，同時其單位抽樣響應是有限長的，因而濾波器是穩定的系統。因此，FIR濾波器在通信、 圖像處理、模式識別等領域都有著廣泛的應用。
[0005] 帶有常系數的FIR濾波器是一種線性時間不變數字濾波器。N階或者長度為N的 FIR濾波器輸出對應于輸入時間序列x[n]的關系由一種有限卷積和的形勢給出，具體形式 如下：
【主權項】
1. 一種基于FPGA的可配置系數的濾波器，其特征在于，連接至外部MCU，通過外部MCU 更新濾波器系數，所述濾波器包括： 控制邏輯，具有系數讀取地址線和數據讀寫地址線； 并行排列的多個系數存儲器，用于存儲濾波系數，每個系數存儲器中的濾波系數彼此 串行排列，所述多個系數存儲器中的濾波系數首尾相接，所述系數存儲器耦合至控制邏輯 和外部MCU，并和外部MCU形成濾波器系數更新通道，所述濾波器系數更新通道中有更新系 數地址線；根據所述更新系數地址線和/或系數讀取地址線，進行所述濾波系數的寫入和/ 或讀出； 多個采樣數據存儲器，用于存儲采樣數據，每個采樣數據存儲器中的采樣數據彼此串 行排列，所述多個采樣數據存儲器中的采樣系數首尾相接，根據數據讀寫地址線，進行所述 采樣數據的寫入或讀出； 所述多個系數存儲器中的每個和多個采樣數據存儲器中的每個耦合至多個乘法器的 每個，所述多個乘法器連接至累加器，在控制邏輯的控制下，濾波運算結果經觸發器輸出。
2. 如權利要求1所述的基于FPGA的可配置系數的濾波器，其特征在于，所述外部MCU 經擴展內存接口 EMIF與所述多個系數存儲器相連接。
3. 如權利要求1所述的基于FPGA的可配置系數的濾波器，其特征在于，所述系數存儲 器為單口模式，控制邏輯中的數據讀寫地址線和系數更新通道中的更新系數地址線通過多 路選擇器連接至系數存儲器的系數存儲器地址端口，所述系數存儲器以時分復用方式進行 濾波系數的讀出或寫入。
4. 如權利要求1所述的基于FPGA的可配置系數的濾波器，其特征在于，所述系數存儲 器為雙口模式時，控制邏輯中的數據讀寫地址線和濾波器系數更新通道中的更新系數的地 址線連接至系數存儲器地址端口，所述系數存儲器同時進行濾波系數的讀出和寫入。
5. 如權利要求1-5之一所述的基于FPGA的可配置系數的濾波器，其特征在于，所述濾 波器是FIR濾波器。
6. -種電子設備，包括如權利要求1所述的基于FPGA的可配置系數的濾波器以及外部 MCU。
7. -種基于FPGA的可配置系數的濾波方法，其特征在于，所述方法包括： 通過外部MCU對濾波系數進行計算； 將所述計算后的濾波系數通過系數更新通道的更新系數地址線寫入到系數存儲器后， 通過控制邏輯中的控制系數讀取地址線從系數存儲器讀出； 對讀出的濾波系數和采樣數據做相關函數運算，輸出濾波運算結果；其中，預先將采樣 數據用采樣數據存儲器進行存儲。
8. 如權利要求7所述的基于FPGA的可配置系數的濾波方法，其特征在于，所述將所述 計算后的濾波系數通過系數更新通道的更新系數地址線和控制邏輯中的控制系數讀取地 址線從系數存儲器寫入和/或讀出包括：當系數存儲器為單口模式時，通過選通濾波器系 數更新通道中的更新系數地址線，將所述濾波系數寫入到系數存儲器，并通過選通控制邏 輯中的控制系數讀取地址線對寫入的濾波系數進行讀出的步驟。
9. 如權利要求7所述的基于FPGA的可配置系數的濾波方法，其特征在于，所述方法包 括：系數存儲器為雙口模式。
【專利摘要】本發明涉及一種基于FPGA的可配置系數的濾波器，連接至外部MCU，通過外部MCU更新濾波器系數，所述濾波器包括：控制邏輯，具有系數讀取地址線和數據讀寫地址線；并行排列的多個系數存儲器，用于存儲濾波系數，每個系數存儲器中的濾波系數彼此串行排列，多個系數存儲器中的濾波系數首尾相接，系數存儲器耦合至控制邏輯和外部MCU，并和外部MCU形成濾波器系數更新通道，濾波器系數更新通道中有更新系數地址線；多個采樣數據存儲器；多個系數存儲器中的每個和多個采樣數據存儲器中的每個耦合至多個乘法器的每個，多個乘法器連接至累加器，在控制邏輯的控制下，濾波運算結果經觸發器輸出。本發明提高了濾波器的處理速度。
【IPC分類】H03H17-02
【公開號】CN104579240
【申請號】CN201310495061
【發明人】王岳, 劉明
【申請人】京微雅格（北京）科技有限公司
【公開日】2015年4月29日
【申請日】2013年10月21日