專利名稱：：一種fir數(shù)字濾波器直接型實現(xiàn)方法及實現(xiàn)裝置的制作方法
技術(shù)領(lǐng)域：
：本發(fā)明屬于數(shù)字信號處理
技術(shù)領(lǐng)域：
，特別涉及到一種FIR數(shù)字濾波器在可編程邏輯器件、數(shù)字信號處理器和專用集成電路中的直接型實現(xiàn)方法及實現(xiàn)裝置。
背景技術(shù)：
：近年來，隨著通信和信號處理需求的擴大和提高，F(xiàn)IR(FiniteImpulseResponse)數(shù)字濾波器越來越受到了廣泛關(guān)注。FIR數(shù)字濾波器廣泛應(yīng)用于音視頻信號處理和傳輸、基帶成型濾波、鏡像濾波和匹配濾波等多種場合。例如在中國數(shù)字電視地面?zhèn)鬏攪覙?biāo)準中，對成型濾波的平方根升余弦滾降FIR濾波器滾降系數(shù)要求為0.05，其過渡帶很窄，頻譜利用率很高，但對于硬件實現(xiàn)而言濾波器階數(shù)很高，硬件實現(xiàn)復(fù)雜度很高。因此FIR數(shù)字濾波器硬件實現(xiàn)的優(yōu)化是一個十分現(xiàn)實的問題。FIR數(shù)字濾波器可由系統(tǒng)函數(shù)唯一確定，其系統(tǒng)函數(shù)Z變換可表示為w=0其中/r["]為濾波器有限沖激響應(yīng)，即FIR數(shù)字濾波器的系數(shù)。則濾波器輸入輸出關(guān)系為<formula>formulaseeoriginaldocumentpage4</formula>其中*表示線性巻積，x["]為輸入信號，乂"]為輸出信號。根據(jù)現(xiàn)有技術(shù)，F(xiàn)IR數(shù)字濾波器的基本實現(xiàn)結(jié)構(gòu)有直接型和轉(zhuǎn)置型，分別如圖1和2所示。由于FPGA(可編程邏輯器件)、DSP(數(shù)字信號處理器)和ASIC(專用集成電路)中乘法器資源有限，對于固定系數(shù)的FIR數(shù)字濾波器，固定系數(shù)乘法通常轉(zhuǎn)換為加法實現(xiàn)。式(2)所示的濾波器功能可以理解為對輸入信號不同延時x[n-m]的加權(quán)/[m]4"_附]進行求和運算，因此對FIR數(shù)字濾波器硬件實現(xiàn)的優(yōu)化就是對加權(quán)求和運算的優(yōu)化。其中輸入信號延時的加權(quán)就是輸入信號延時與固定濾波器系數(shù)的乘法運算。前人進行了大量優(yōu)化工作。其一，提出用正則有符號數(shù)(CanonicalSigned-Digital,CSD)實現(xiàn)固定系數(shù)乘法，即通過將固定濾波器系數(shù)表示為如下CSD形式，//M=2X"x2'，",,{0,1,-1}，臟{0,1,2……7V}。(3)由此將乘法運算轉(zhuǎn)化為移位和加法運算，節(jié)省了硬件實現(xiàn)所需的乘法器資源，并且加法器數(shù)目也得到優(yōu)化。其二，在上述CSD實現(xiàn)固定系數(shù)乘法的基礎(chǔ)上利用對稱性進行優(yōu)化。線性相位濾波器具有系數(shù)的對稱性，在直接型實現(xiàn)時可以利用這種對稱性，降低硬件實現(xiàn)的復(fù)雜度。由上可以看出，乘法運算轉(zhuǎn)化為移位和加法運算運算后，實現(xiàn)加權(quán)求和運算所需要的硬件資源主要取決于加法器個數(shù)以及加法器的位寬。然而，對于直接型結(jié)構(gòu)而言，F(xiàn)IR濾波器系數(shù)之間的相似和相同特性仍沒有完全被利用，而這種相似和相同特性在轉(zhuǎn)置型結(jié)果中已得到充分利用。例如，/2[1]=7，/2[2]=14，則可知/z[2^W]x2,/z[l]移位即得/z[2],而它們的CSD分解完全不同，因此進一步利用這種移位相同特性可減少加法器資源。同理，利用濾波器系數(shù)之間的相似特性亦可減少加法器資源，如Zz[l]=7，/2[2]=119=7x16+7=叩]x16+耐l]。總結(jié)現(xiàn)有FIR數(shù)字濾波器實現(xiàn)結(jié)構(gòu)和實現(xiàn)方法，可知存在如下問題1.FIR數(shù)字濾波器直接型的CSD方法和對稱性方法沒有充分利用系數(shù)的相同和相似的特性；2.FIR數(shù)字濾波器轉(zhuǎn)置型實現(xiàn)，雖然利用了濾波器系數(shù)的相同相似特性，但由于延時累加運算造成的進位使得加法運算的位寬迅速增高。
發(fā)明內(nèi)容本發(fā)明需要解決的技術(shù)問題是優(yōu)化FIR數(shù)字濾波器硬件實現(xiàn)的資源占用。傳統(tǒng)的FIR數(shù)字濾波器直接型和轉(zhuǎn)置型實現(xiàn)方法都存在著需要占用大量組合邏輯資源和寄存器資源等不足之處。為了克服這些不足，就需要開創(chuàng)一種新的方法，本發(fā)明的目的是提供一種FIR數(shù)字濾波器直接型實現(xiàn)方法及實現(xiàn)裝置它是在直接型結(jié)構(gòu)的基礎(chǔ)上，充分利用濾波器系數(shù)的相同和相似特性，優(yōu)化濾波器的邏輯資源占用。本發(fā)明的目的是依靠以下技術(shù)方案來實現(xiàn)的。一種FIR數(shù)字濾波器直接型實現(xiàn)方法，其特征在于，按以下流程步驟進行操作101、初始化，并得到輸入信號的不同延時；102、固定系數(shù)乘積轉(zhuǎn)換，將輸入信號延時與固定濾波器系數(shù)的乘積按已知濾波器的系數(shù)轉(zhuǎn)換為合積或簡積；103、將沒有相似項的合積按合積分解原則進行分解；104、將相似合積合并，按部分乘積合并原則兩兩相加；105、將簡積合并，按部分乘積合并原則兩兩相加；106a、若合積組為非空，則返回步驟103;若合積組為空，則進入下一步；106b、若簡積組包括多個簡積，則返回歩驟105;若簡積組僅包括單個簡積，則進入下一步；107、根據(jù)精度和增益要求，對最后一個簡積進行增益調(diào)整和位截取得到濾波器加權(quán)求和的最終結(jié)果。所述直接型實現(xiàn)方法的合積分解、合積合并和簡積合并可多級使用或迭代使用。所述直接型實現(xiàn)方法步驟103中所述合積分解原則為按合積中基數(shù)J的CSD權(quán)重進行分解，其中CSD權(quán)重是指CSD表達式中非零值個數(shù)。所述直接型實現(xiàn)方法步驟104和105中合積合并和簡積合并的所述部分乘積合并原則為兩兩相加結(jié)果的位寬增加最小。本發(fā)明實施例進一步提供了基于合積分解原則和部分乘積合并原則的FIR濾波器直接型實現(xiàn)裝置，所述實現(xiàn)裝置在集成電路和可編程邏輯器件中包括如下模塊輸入抽頭延時模塊、級聯(lián)分解合并模塊和輸出增益調(diào)整和位截取模塊。其中輸入抽頭延時模塊得到輸入信號的不同延時送給級聯(lián)分解合并模塊，級聯(lián)分解合并模塊得到濾波器加權(quán)求和最終結(jié)果送給輸出增益調(diào)整和位截取模塊，輸出增益調(diào)整和位截取模塊依據(jù)所需精度和增益得到濾波器最終輸出。所述輸入抽頭延時模塊中延時單元個數(shù)及抽頭個數(shù)與濾波器階數(shù)相同，抽頭延時模塊的輸出信號位寬與輸入信號位寬相同。所述級聯(lián)分解合并模塊包括一級或多級分解合并模塊，每一級分解合并模塊包括合積分解單元、合積合并運算單元和簡積合并運算單元。所述級聯(lián)分解合并模塊的最后一級分解合并模塊得到濾波器加權(quán)求和最終結(jié)果，其它級分解合并模塊得到濾波器加權(quán)求和的中間結(jié)果。所述合積分解單元根據(jù)合積分解原則將無相似項的合積(即濾波器加權(quán)求和的中間結(jié)果)分配到合積合并運算單元和簡積合并運算單元。所述合積合并運算單元和簡積合并運算單元根據(jù)部分乘積合并原則將輸入簡積和合積兩兩相加。本發(fā)明提供的技術(shù)萬案的有益效果是充分利用了FIR數(shù)字濾波器系數(shù)之間的相似和相同特性，節(jié)省實現(xiàn)加權(quán)求和運算的加法器個數(shù)和位寬，節(jié)省硬件實現(xiàn)中的組合邏輯資源和寄存器資源。圖1是現(xiàn)有技術(shù)提供的直接型結(jié)構(gòu)示意圖；圖2是現(xiàn)有技術(shù)提供的轉(zhuǎn)置型結(jié)構(gòu)示意圖；圖3是本發(fā)明提供的直接型實現(xiàn)方法流程圖；圖4是本發(fā)明提供的直接型實現(xiàn)裝置框圖；圖5是本發(fā)明提供的直接型實現(xiàn)裝置兩級分解合并模塊示意圖。具體實施方式為使本發(fā)明的目的、技術(shù)方法和優(yōu)點更加清楚，下面結(jié)合附圖對本發(fā)明實施方式作進一步地詳細描述。圖1與圖2表示在已有技術(shù)中所采用的基于FIR數(shù)字濾波器基本實現(xiàn)結(jié)構(gòu)的兩種實現(xiàn)方法，分別為直接型和轉(zhuǎn)置型實現(xiàn)方法。而本發(fā)明提供了一種不同于已有技術(shù)的用于固定系數(shù)FIR數(shù)字濾波器的時域直接型實現(xiàn)方法，充分利用濾波器系數(shù)之間的相同相似特性，使濾波器加權(quán)求和的中間結(jié)果轉(zhuǎn)化出相同的部分乘積，其中加權(quán)求和的中間結(jié)果包括輸入信號延時和固定系數(shù)濾波器的乘積。合并相同的部分乘積可以節(jié)省加法器資源，優(yōu)化部分乘積的合并還可進一步降低加法器的位寬。該方法將直接型FIR數(shù)字濾波器的加權(quán)求和運算用合積分解、合積合并和簡積合并來實現(xiàn)。該方法適用于系數(shù)復(fù)雜且固定的FIR數(shù)字濾波器實現(xiàn)，尤其是高階FIR數(shù)字濾波器實現(xiàn)，適用于成型濾波或其相關(guān)系統(tǒng)，也適應(yīng)于固定系數(shù)加權(quán)求和運算。下面以N階FIR數(shù)字濾波器為例來闡述本發(fā)明所述技術(shù)方案。為了對本發(fā)明方案有一個全面了解，設(shè)FIR數(shù)字濾波器的輸入信號為x[w](位寬iC比特)，輸出信號為乂"]，則其直接型實現(xiàn)的表達式為<formula>formulaseeoriginaldocumentpage7</formula>(4)其中/z[m]為N階數(shù)字濾波器的固定濾波器系數(shù)，x[M-m]為輸入信號的延時。先為本發(fā)明提出的濾波器實現(xiàn)方法作必要的描述準備，包括部分乘積、合積、簡積、基數(shù)、相似合積、合積分解原則和部分乘積合并原則。部分乘積定義為/zx二風(fēng)M]x2'"xJ，其中風(fēng)n]為濾波器加權(quán)求和的中間結(jié)果，包括輸入信號延時與濾波器系數(shù)的直接乘積，也包括多個輸入信號延時的加權(quán)求和，m為非負整數(shù)，J為奇數(shù)。當(dāng)2=1時，fcc定義為簡單部分乘積(簡稱簡積)，對B[^移位即可得到foc。當(dāng)^^1時，fe為組合部分乘積(簡稱合積)，可進一步分解。奇數(shù)^定義為部分乘積fe的基數(shù)，顯然簡積的基數(shù)為1，合積的基數(shù)為大于1的奇數(shù)。綜上，部分乘積fe可由3個參數(shù)決定(//max,w,爿)，其中//應(yīng)=Smaxx2"'，An是的最大幅度，決定fee的最高有效位，m決定/zx的最低有效位。如果兩個合積的基數(shù)J相同，則稱之為相似合積，可以進行合并。合積分解原則就是對沒有相似項的合積進行分解的原則。為減少加法器數(shù)目，合積按基數(shù)爿的CSD權(quán)重5進行分解，S,=Mow(3/2)32=Ce//(3/2)(5)其中3〉1為合積基數(shù)J的CSD分解表達式中非零值個數(shù)，C^7函數(shù)表示不小于輸入值的最小整數(shù)，F(xiàn)/ow函數(shù)表示不大于輸入值的最大整數(shù)，因此3=3,+32，例如3=5時，A=2和32=3。本發(fā)明提出的合積分解原則為二分法將基數(shù)J的CSD權(quán)重為3的合積分解成兩個部分乘積，其中第一個部分乘積對應(yīng)CSD分解表達式中前^個非零值，第二個部分乘積對應(yīng)CSD分解表達式中后&個非零值。采用二分法的分解原則可使合積分解得到的新合積的基數(shù)j值盡量小，有利于得到更多的相似合積，減少加法器數(shù)目。簡積合并就是將簡積兩兩相加，合積合并就是將相似合積兩兩相加，二者統(tǒng)稱為部分乘積合并。為減少加法器輸出位寬，定義部分乘積合并原則為依據(jù)位寬增加最少原則選擇兩個部分乘積進行合并，解釋如下。選取兩個相似合積或兩個簡積，設(shè)其最高和最低有效位分別為wAl、/Al和wW2、/^2,//,皿參數(shù)各為/^^和g艦2，合并后的部分乘積最高和最低有效位為m^3和/W3，H,參數(shù)為/^^，則進行部分乘積合并時加法器輸出位寬增加值為緣=(薦63-M)3)-(-^-+-^-)，(6)其中柳M、"M可由//max3=ifmaxl+//max2參數(shù)求得，』=!腿—w2),(7)/A3-min(脇，磁)。(8)依據(jù)部分乘積合并原則的具體操作就是在所有可能的部分乘積合并中選擇位寬增加最少的兩個部分乘積進行兩兩相加。基于上述的定義，再回到具體實施例，參照圖3，表示本發(fā)明提供的直接型實現(xiàn)方法流程圖，本發(fā)明提供的用于固定系數(shù)FIR數(shù)字濾波器的時域直接型實現(xiàn)方法，具體包括如下操作步驟。步驟101:初始化原合積組、原簡積組、新合積組和新簡積組為空，并得到輸入信號的不同延時x[n—m]，其中附二0，1,…,jV。步驟102:按濾波器系數(shù)的特征進行固定系數(shù)乘積轉(zhuǎn)換，即將輸入信號延時x[n-w]和濾波器系數(shù)/z[m]的乘積/zx二/7[m]xx[w-m]轉(zhuǎn)換為合積或簡積，并將轉(zhuǎn)換結(jié)果分別送入原合積組和原簡積組。具體操作如下將每個濾波器系數(shù)分解為/["]=^x2"'，j為奇數(shù)，m為非負整數(shù)；如果一]=2"',則轉(zhuǎn)換為簡積/x-x["]x/2["X"]xlx2"'，i(//max,^)=(Xaxx2"',w,l)決定，x,為;c[W]最大幅度，其最高和最低有效位為《6=^+附和/^=附，其中K是不小于log2(xmax)的最小整數(shù)；如果/["]=爿><2"'，爿#1，則轉(zhuǎn)換為合積/zj^x["]x/z["]-jc["]xJx2"'，由(//讓,w，j)=(xmaxx2m,m，j)決定，其最高和最低有效位為=〖+m和M)=m。根據(jù)上述轉(zhuǎn)換操作，將N+1個輸入信號延時和濾波器系數(shù)的乘積轉(zhuǎn)換為合積或簡積，并將轉(zhuǎn)換結(jié)果分別送入原合積組和原簡積組。步驟103:根據(jù)合積分解原則，將原合積組中無相似項的合積分解為簡積或合積，分解結(jié)果分別送入原合積組和原簡積組，其中所述無相似合積項的合積包括前歩驟得到的合積和本歩驟分解得到的合積。歩驟104:根據(jù)部分乘積合并原則選擇原合積組中的相似合積進行兩兩相加，相加結(jié)果送入新合積組，原合積組中沒有合并項的合積最后也送入新合積組。步驟105:根據(jù)部分乘積合并原則選擇原簡積組中的簡積進行兩兩相加，相加結(jié)果送入新簡積組，原簡積組中沒有合并項的簡積最后也送入新簡積組。步驟106a:若合積組為非空，則返回歩驟103;若合積組為空，則進入下一步；步驟106b:若簡積組為非單個簡積，則返回步驟105;若簡積組僅包括單個簡積，則進入下一步；步驟107:根據(jù)精度和增益要求，對最后一個簡積進行增益調(diào)整和位截取得到濾波器的最終輸出。參照圖4，表示本發(fā)明提出的如權(quán)利要求1所述FIR數(shù)字濾波器直接型實現(xiàn)方法的實現(xiàn)裝置框圖。根據(jù)本發(fā)明提出的FIR數(shù)字濾波器直接型實現(xiàn)方法，本發(fā)明進一步提出基于合積分解原則和部分乘積合并原則的FIR數(shù)字濾波器直接型實現(xiàn)裝置，所述實現(xiàn)裝置在集成電路和可編程邏輯器件中包括如下模塊輸入抽頭延時模塊、級聯(lián)分解合并模塊和輸出增益調(diào)整和位截取模塊。其中輸入抽頭延時模塊得到輸入信號的不同延時送給級聯(lián)分解合并模塊，級聯(lián)分解合并模塊得到濾波器加權(quán)求和最終結(jié)果送給輸出增益調(diào)整和位截取模塊，輸出增益調(diào)整和位截取模塊依據(jù)所需精度和增益得到濾波器最終輸出。所述輸入抽頭延時模塊中延時單元個數(shù)及抽頭個數(shù)與濾波器階數(shù)相同，抽頭延時模塊的輸出信號位寬與輸入信號位寬相同參照圖5，表示本發(fā)明提出的兩級分解合并模塊示意圖。所述級聯(lián)分解合并模塊包括一級或多級分解合并模塊，每一級分解合并模塊包括合積分解單元、合積合并運算單元和簡積合并運算單元。所述合積分解單元根據(jù)合積分解原則將無相似項的合積(即濾波器加權(quán)求和的中間結(jié)果)分配到合積合并運算單元和簡積合并運算單元。所述^積合并運算單元和簡積合并運算單元根據(jù)部分乘積合并原則將輸入簡積和合積兩兩相加。所述級聯(lián)分解合并模塊的最后一級分解合并模塊得到濾波器加權(quán)求和最終結(jié)果，其它級分解合并模塊得到濾波器加權(quán)求和的中間結(jié)果。本發(fā)明所提出的一種FIR數(shù)字濾波器直接型實現(xiàn)方法和實現(xiàn)裝置，與現(xiàn)有技術(shù)作下列對比，參照比較的現(xiàn)有技術(shù)的三種實現(xiàn)方法包括轉(zhuǎn)置型、采用CSD分解的直接型和利用對稱性的直接型。參照表l，表示四種實現(xiàn)方法在FPGA實現(xiàn)的邏輯資源對比。其中用于比較的FIR數(shù)字濾波器是Nyquist濾波器，其階數(shù)為68，滾降系數(shù)為0.45，濾波器系數(shù)采用15bits量化；用于邏輯分析和綜合的平臺是QuartusII，F(xiàn)PGA器件類型是AlteraStratixII系列。可以看出本發(fā)明提出的直接型在FPGA實現(xiàn)時占用的組合邏輯和寄存器邏輯資源均最少。表1<table>tableseeoriginaldocumentpage10</column></row><table>本發(fā)明提出的直接型1812966上面僅以68階的FI.R數(shù)字濾波器實現(xiàn)為例進行對比，實際中需要的FIR數(shù)字濾波器的階數(shù)可能更高，例如在中國地面數(shù)字電視標(biāo)準中的數(shù)字基帶成型濾波器需要幾百階，那么在實現(xiàn)時采用本發(fā)明實施例的實現(xiàn)方法將節(jié)省更多資源。以上分析結(jié)果表明，本發(fā)明提出的直接型方法與轉(zhuǎn)置型，CSD分解直接型和對稱性直接型相比，在硬件實現(xiàn)占用資源方面更有優(yōu)勢，該方法具有良好的推廣價值。如前所述，F(xiàn)IR數(shù)字濾波器直接型實現(xiàn)的核心是加權(quán)求和運算，因此本發(fā)明的技術(shù)方案可直接應(yīng)用于普通的加權(quán)求和運算在FPGA、DSP或ASIC中的硬件實現(xiàn)。上面對本發(fā)明的具體實施例進行了詳細說明，但本發(fā)明并不限制于上述實施例。權(quán)利要求1.一種FIR數(shù)字濾波器直接型實現(xiàn)方法，其特征在于，按以下流程步驟進行操作101、初始化，并得到輸入信號的不同延時；102、固定系數(shù)乘積轉(zhuǎn)換，將輸入信號延時與固定濾波器系數(shù)的乘積按已知濾波器的系數(shù)轉(zhuǎn)換為合積或簡積；103、將沒有相似項的合積按合積分解原則進行分解；104、將相似合積合并，按部分乘積合并原則兩兩相加；105、將簡積合并，按部分乘積合并原則兩兩相加；106a、若合積組為非空，則返回步驟103；若合積組為空，則進入下一步；106b、若簡積組為非單個簡積，則返回步驟105；若簡積組僅包括單個簡積，則進入下一步；107、根據(jù)精度和增益要求，對最后一個簡積進行增益調(diào)整和位截取得到濾波器加權(quán)求和的最終結(jié)果。2.根據(jù)權(quán)利要求1所述的FIR數(shù)字濾波器直接型實現(xiàn)方法，其特征在于，所述直接型實現(xiàn)方法的合積分解、合積合并和簡積合并可多級使用或迭代使用。3.根據(jù)權(quán)利要求1所述的FIR數(shù)字濾波器直接型實現(xiàn)方法，其特征在于，所述步驟103的所述合積分解原則為按合積中基數(shù)」的CSD權(quán)重進行分解，其中CSD權(quán)重是指CSD表達式中非零值個數(shù)。4.根據(jù)權(quán)利要求1所述的FIR數(shù)字濾波器直接型實現(xiàn)方法，其特征在于，所述步驟104和歩驟105的所述部分乘積合并原則為兩兩相加結(jié)果的位寬增加最小。5.—種按照權(quán)利要求1所述的FIR數(shù)字濾波器直接型實現(xiàn)方法的實現(xiàn)裝置，其特征在于，在該裝置的集成電路和可編程邏輯器件中包括如下模塊輸入抽頭延時模塊、級聯(lián)分解合并模塊、輸出增益調(diào)整和位截取模塊;其中輸入抽頭延時模塊得到輸入信號的不同延時送給級聯(lián)分解合并模塊，級聯(lián)分解合并模塊得到濾波器加權(quán)求和最終結(jié)果送給輸出增益調(diào)整和位截取模塊，輸出增益調(diào)整和位截取模塊依據(jù)所需精度和增益得到濾波器最終輸出。6.根據(jù)權(quán)利要求5所述的FIR數(shù)字濾波器直接型實現(xiàn)裝置，其特征在于，所述輸入抽頭延時模塊中延時單元個數(shù)及抽頭個數(shù)與濾波器階數(shù)相同，抽頭延時模塊的輸出信號位寬與輸入信號位寬相同。7.根據(jù)權(quán)利要求5所述的FIR數(shù)字濾波器直接型實現(xiàn)裝置，其特征在于，所述級聯(lián)分解合并模塊包括一級或多級分解合并模塊，每一級分解合并模塊包括合積分解單元、合積合并運算單元和簡積合并運算單元。8.根據(jù)權(quán)利要求5或7所述的FIR數(shù)字濾波器直接型實現(xiàn)裝置，其特征在于，所述級聯(lián)分解合并模塊的最后一級分解合并模塊，得到濾波器加權(quán)求和的最終結(jié)果，其它級分解合并模塊得到濾波器加權(quán)求和的中間結(jié)果。9.根據(jù)權(quán)利要求5或7所述的FIR數(shù)字濾波器直接型實現(xiàn)裝置，其特征在于，所述合積分解單元，根據(jù)合積分解原則將無相似項的合積分配到合積合并運算單元和簡積合并運算單元。10.根據(jù)權(quán)利要求5或7所述的FIR數(shù)字濾波器直接型實現(xiàn)裝置，其特征在于，所述合積合并或簡積合并運算，根據(jù)部分乘積合并原則，將輸入簡積或相似合積兩兩相加。全文摘要一種FIR數(shù)字濾波器直接型實現(xiàn)方法及實現(xiàn)裝置，屬于數(shù)字信號處理領(lǐng)域。按以下流程步驟進行操作初始化，并得到輸入信號的不同延時；固定系數(shù)乘積轉(zhuǎn)換，將輸入信號延時與固定濾波器系數(shù)的乘積轉(zhuǎn)換為合積或簡積；將沒有相似項的合積按合積分解原則進行分解；將相似合積按部分乘積合并原則兩兩相加；將簡積按部分乘積合并原則兩兩相加；重復(fù)上述步驟的合積分解、合積合并和簡積合并實現(xiàn)濾波器的加權(quán)求和運算；根據(jù)精度和增益要求，對最后一個簡積進行增益調(diào)整和位截取得到濾波器的最終輸出。本方法及實現(xiàn)裝置充分利用了濾波器加權(quán)求和的中間結(jié)果(即部分乘積)的相似和相同特性，節(jié)省了實現(xiàn)加權(quán)求和運算的加法器個數(shù)和位寬，節(jié)省硬件實現(xiàn)中的組合邏輯資源和寄存器資源。文檔編號H03H17/06GK101242168SQ200810101448公開日2008年8月13日申請日期2008年3月6日優(yōu)先權(quán)日2008年3月6日發(fā)明者盧瑩瑩,彭克武,楊知行,潘長勇,王勁濤,劍符申請人:清華大學(xué)