本發(fā)明屬于半導(dǎo)體，具體涉及一種芯片設(shè)計(jì)方法及芯片系統(tǒng)。
背景技術(shù)：
1、三維dram技術(shù)通過垂直堆疊存儲(chǔ)單元，極大提高了存儲(chǔ)密度和數(shù)據(jù)訪問速度，但在大規(guī)模并行數(shù)據(jù)處理場(chǎng)景下，如何高效地管理數(shù)據(jù)流，避免總線擁堵，成為制約系統(tǒng)性能的關(guān)鍵因素。
2、傳統(tǒng)的數(shù)據(jù)路由算法在處理高度并發(fā)訪問和高帶寬需求時(shí)顯得力不從心，特別是在分布式總線架構(gòu)中，數(shù)據(jù)路由的靈活性和效率直接影響到整個(gè)存儲(chǔ)系統(tǒng)的響應(yīng)速度和能效比。
技術(shù)實(shí)現(xiàn)思路
1、本發(fā)明針對(duì)現(xiàn)有的數(shù)據(jù)傳輸路徑存在延遲或擁堵，影響了存儲(chǔ)響應(yīng)速度和能效比的技術(shù)問題，目的在于提供一種芯片設(shè)計(jì)方法和芯片系統(tǒng)。
2、為了解決前述技術(shù)問題，本發(fā)明的第一方面提供一種芯片設(shè)計(jì)方法，所述芯片設(shè)計(jì)方法包括：
3、將一個(gè)本地dram控制器、以及與所述本地dram控制器分別連接的一個(gè)全局dram控制器、一個(gè)共享dram控制器集成于一個(gè)處理器核心上，將若干所述處理器核心集成于邏輯芯片上，在所述邏輯芯片中，將各所述本地dram控制器之間進(jìn)行連接；
4、將具有共享dram存儲(chǔ)空間和若干私有dram存儲(chǔ)空間的dram芯片通過三維堆疊存儲(chǔ)技術(shù)垂直堆疊在所述邏輯芯片上，將各所述全局dram控制器均與所述共享dram存儲(chǔ)空間連接，將各所述共享dram控制器分別與各自對(duì)應(yīng)的所述私有dram存儲(chǔ)空間連接。
5、可選地，在如前所述的芯片設(shè)計(jì)方法中，各所述本地dram控制器之間通過noc結(jié)構(gòu)實(shí)現(xiàn)連接，以使得每個(gè)所述處理器核心的所述本地dram控制器負(fù)責(zé)管理其局部?jī)?nèi)存訪問請(qǐng)求，并通過noc與其他處理器核心的本地控制器協(xié)同工作。
6、可選地，在如前所述的芯片設(shè)計(jì)方法中，在所述邏輯芯片上還集成有邏輯層，各所述本地dram控制器通過獨(dú)立的總線與所述邏輯層連接，以形成多條并行數(shù)據(jù)傳輸通道，允許同時(shí)進(jìn)行多個(gè)數(shù)據(jù)傳輸。
7、可選地，在如前所述的芯片設(shè)計(jì)方法中，所述邏輯層為cpu或npu。
8、可選地，在如前所述的芯片設(shè)計(jì)方法中，所述芯片設(shè)計(jì)方法還包括：
9、設(shè)計(jì)一個(gè)中央仲裁器，所述中央仲裁器用于分配所述總線的帶寬資源。
10、可選地，在如前所述的芯片設(shè)計(jì)方法中，所述芯片設(shè)計(jì)方法還包括：
11、在所述本地dram控制器中集成內(nèi)存數(shù)據(jù)預(yù)取模型，所述內(nèi)存數(shù)據(jù)預(yù)取模型用于預(yù)測(cè)未來數(shù)據(jù)訪問，利用所述全局dram控制器或所述共享dram控制器將數(shù)據(jù)提前從所述共享dram存儲(chǔ)空間或所述私有dram存儲(chǔ)空間加載至緩存。
12、可選地，在如前所述的芯片設(shè)計(jì)方法中，所述全局dram控制器與所述共享dram存儲(chǔ)空間連接時(shí)采用金屬層銅互聯(lián)實(shí)現(xiàn)連接。
13、可選地，在如前所述的芯片設(shè)計(jì)方法中，所述共享dram控制器與對(duì)應(yīng)的所述私有dram存儲(chǔ)空間連接時(shí)采用金屬層銅互聯(lián)實(shí)現(xiàn)連接。
14、為了解決前述技術(shù)問題，本發(fā)明的第二方面提供一種芯片系統(tǒng)，所述芯片系統(tǒng)包括：
15、邏輯芯片，所述邏輯芯片集成有若干處理器核心，所述處理器核心集成有一個(gè)本地dram控制器、一個(gè)全局dram控制器以及一個(gè)共享dram控制器，所述本地dram控制器分別連接所述全局dram控制器、所述共享dram控制器，各所述處理器核心的所述本地dram控制器之間連接；
16、dram芯片，所述dram芯片垂直堆疊在所述邏輯芯片上，所述dram芯片具有共享dram存儲(chǔ)空間和若干私有dram存儲(chǔ)空間，所述共享dram存儲(chǔ)空間分別與所述全局dram控制器連接，各所述私有dram存儲(chǔ)空間與對(duì)應(yīng)的一個(gè)所述共享dram控制器連接。
17、可選地，在如前所述的芯片系統(tǒng)中，各所述本地dram控制器之間通過noc結(jié)構(gòu)實(shí)現(xiàn)連接，以使得每個(gè)所述處理器核心的所述本地dram控制器負(fù)責(zé)管理其局部?jī)?nèi)存訪問請(qǐng)求，并通過noc與其他處理器核心的本地控制器協(xié)同工作。
18、可選地，在如前所述的芯片系統(tǒng)中，所述邏輯芯片還集成有邏輯層，各所述本地dram控制器通過獨(dú)立的總線與所述邏輯層連接，以形成多條并行數(shù)據(jù)傳輸通道，允許同時(shí)進(jìn)行多個(gè)數(shù)據(jù)傳輸。
19、可選地，在如前所述的芯片系統(tǒng)中，所述邏輯層為cpu或npu。
20、可選地，在如前所述的芯片系統(tǒng)中，所述芯片系統(tǒng)還包括：
21、中央仲裁器，所述中央仲裁器用于分配所述總線的帶寬資源。
22、可選地，在如前所述的芯片系統(tǒng)中，所述本地dram控制器中集成內(nèi)存數(shù)據(jù)預(yù)取模型，所述內(nèi)存數(shù)據(jù)預(yù)取模型用于預(yù)測(cè)未來數(shù)據(jù)訪問，利用所述全局dram控制器或所述共享dram控制器將數(shù)據(jù)提前從所述共享dram存儲(chǔ)空間或所述私有dram存儲(chǔ)空間加載至緩存。
23、可選地，在如前所述的芯片系統(tǒng)中，所述全局dram控制器與所述共享dram存儲(chǔ)空間連接時(shí)采用金屬層銅互聯(lián)實(shí)現(xiàn)連接。
24、可選地，在如前所述的芯片系統(tǒng)中，所述共享dram控制器與對(duì)應(yīng)的所述私有dram存儲(chǔ)空間連接時(shí)采用金屬層銅互聯(lián)實(shí)現(xiàn)連接。
25、本發(fā)明的積極進(jìn)步效果在于：
26、1、本發(fā)明通過在處理器核心具有本地dram控制器情況下，增設(shè)兩個(gè)dram控制器，具體地，通過全局dram控制器直接連接到共享dram存儲(chǔ)空間，減少了中間環(huán)節(jié)，縮短了數(shù)據(jù)路徑，提升了數(shù)據(jù)交換速度，通過共享dram控制器直接連接各處理器核心的私有dram存儲(chǔ)空間，實(shí)現(xiàn)了處理器核心之間的內(nèi)存共享數(shù)據(jù)交互。
27、2、本發(fā)明每個(gè)處理器核心的本地dram控制器通過獨(dú)立的高速總線與邏輯層相連，形成多條并行數(shù)據(jù)傳輸通道，允許同時(shí)進(jìn)行多個(gè)數(shù)據(jù)傳輸，顯著提升數(shù)據(jù)吞吐量。
28、3、本發(fā)明采用分布式內(nèi)存管理策略，各處理器核心的有本地dram控制器負(fù)責(zé)管理其局部?jī)?nèi)存訪問請(qǐng)求，減少全局仲裁的壓力，并通過noc?（network-on-chip）技術(shù)與其他處理器核心的本地dram控制器協(xié)同工作，確保全局內(nèi)存訪問的高效調(diào)度和一致性。
29、4、本發(fā)明通過中央仲裁器設(shè)計(jì)，可根據(jù)任務(wù)優(yōu)先級(jí)、數(shù)據(jù)局部性和總線空閑狀態(tài)動(dòng)態(tài)分配資源，確保數(shù)據(jù)訪問的高效有序。
30、5、本發(fā)明通過本地dram控制器中集成的內(nèi)存數(shù)據(jù)預(yù)取模型來預(yù)測(cè)未來數(shù)據(jù)訪問，與緩存子系統(tǒng)緊密協(xié)同，優(yōu)化數(shù)據(jù)流動(dòng)，減少不必要的數(shù)據(jù)遷移，進(jìn)一步提高了系統(tǒng)的整體性能和響應(yīng)速度。
1.一種芯片設(shè)計(jì)方法，其特征在于，所述芯片設(shè)計(jì)方法包括：
2.如權(quán)利要求1所述的芯片設(shè)計(jì)方法，其特征在于，各所述本地dram控制器之間通過noc結(jié)構(gòu)實(shí)現(xiàn)連接，以使得每個(gè)所述處理器核心的所述本地dram控制器負(fù)責(zé)管理其局部?jī)?nèi)存訪問請(qǐng)求，并通過noc與其他處理器核心的本地控制器協(xié)同工作；
3.如權(quán)利要求2所述的芯片設(shè)計(jì)方法，其特征在于，所述邏輯層為cpu或npu；
4.如權(quán)利要求1所述的芯片設(shè)計(jì)方法，其特征在于，所述芯片設(shè)計(jì)方法還包括：
5.如權(quán)利要求1所述的芯片設(shè)計(jì)方法，其特征在于，所述全局dram控制器與所述共享dram存儲(chǔ)空間連接時(shí)采用金屬層銅互聯(lián)實(shí)現(xiàn)連接；
6.一種芯片系統(tǒng)，其特征在于，所述芯片系統(tǒng)包括：
7.如權(quán)利要求6所述的芯片系統(tǒng)，其特征在于，各所述本地dram控制器之間通過noc結(jié)構(gòu)實(shí)現(xiàn)連接；
8.如權(quán)利要求7所述的芯片系統(tǒng)，其特征在于，所述邏輯層為cpu或npu；
9.如權(quán)利要求6所述的芯片系統(tǒng)，其特征在于，所述本地dram控制器中集成內(nèi)存數(shù)據(jù)預(yù)取模型，所述內(nèi)存數(shù)據(jù)預(yù)取模型用于預(yù)測(cè)未來數(shù)據(jù)訪問，利用所述全局dram控制器或所述共享dram控制器將數(shù)據(jù)提前從所述共享dram存儲(chǔ)空間或所述私有dram存儲(chǔ)空間加載至緩存。
10.如權(quán)利要求6所述的芯片系統(tǒng)，其特征在于，所述全局dram控制器與所述共享dram存儲(chǔ)空間連接時(shí)采用金屬層銅互聯(lián)實(shí)現(xiàn)連接；