本發明涉及集成電路，具體涉及一種高精度高速流水線時間數字轉換器。

背景技術：

1、高性能模數轉換器(adc)是電子信息系統的核心器件，也是當前集成電路設計領域最復雜的研究熱點和難點。隨著寬帶無線通信技術的快速發展，對模數轉換器的分辨率和采樣速率也提出了更高的要求。例如，射頻直采是為了無線通信發展的趨勢，但信號帶寬動輒數百兆赫茲甚至數吉赫茲，只有具備超高采樣速率的射頻adc才能滿足如此大帶寬信號的采樣要求。目前國內外大于10gs/s的中低精度高速模數轉換器研究成果也都是采用流水線或時間交織混合架構，由多個中低速子adc通過多相時鐘分時采樣并轉換，最后通過時序控制編碼統一輸出從而實現高速的采樣轉換速率。但如果單通道的轉換速率較低，則需要更多的采樣通道，設計難度和功耗也越大，已經遠遠不能滿足當前先進高效能電子設備發展的需求。

2、隨著工藝制程的提升,芯片工作電源電壓也不斷降低，傳統單通道電壓域adc難以突破低功耗、高精度及超1gsps采樣轉換需求。另外，一些采用時間域模數轉換器(tdc)的交織類工作在采樣率高于10gsps條件下能夠實現接近甚至超過sar?adc的信噪失真比(sndr)，但目前尚未出現能夠實現單通道和傳統流水線結構相近的sndr的時域交織結構?；跁r間域量化原理實現高穩定性和pvt魯棒性的新型adc架構是未來高速高效能adc的發展趨勢，如何將電壓域與時域架構的進一步融合，并兼容多樣化數字化單通道adc架構來提升采樣轉換速率，以達到改善系統能效的目的是未來高速高效能adc研究的主要方向。

技術實現思路

1、為了解決現有技術中存在的上述問題，本發明提供了一種高精度高速流水線時間數字轉換器。通過將電壓域信號轉化為時間信號再逐級量化的方法，解決傳統單通道電壓域模數轉換器在低電源電壓條件下難以實現高速高精度轉換的問題。

2、本發明提供了一種高精度高速流水線時間數字轉換器，包括：脈沖選擇電路、并行延遲線tdc、余量提取模塊、時間寄存器型tdc、游標型tdc、數字編碼器。

3、所述脈沖選擇電路用于將輸入的雙極性時間信號轉為單極性時間信號送入所述并行延遲線tdc并產生極性位；三個tdc依次傳遞連接形成一個三級流水的工作模式；所述并行延遲線tdc和余量提取模塊作為第一級，用于粗量化確定高二進制位的數值，同時輸出端stop連接余量提取模塊產生時間余量傳遞給第二級進行細量化；所述時間寄存器型tdc作為第二級，用于細量化第一級時間余量，補償第一級二進制位量化誤差；所述時間寄存器型tdc量化后配合外部trigger信號產生full信號，可直接產生時間余量傳遞給第三級；所述游標型tdc作為第三級，用于精量化第二級trigger和full的時間差余量輸出為低位二進制數值；每一級tdc均含有溫度碼轉二進制碼模塊，每一級tdc輸出均為二進制碼；所述數字編碼器對三級tdc產生的二進制碼進行處理后得到完整二進制碼。

4、優選地，所述脈沖選擇電路包括兩組由分別4nmos管和4個pmos管連接而成的組合電路、d觸發器、反相器；所述的第一個組合電路，p1管源極接vdd，漏極接p2管源極，柵極接時間脈沖輸入端tp，p2管柵極接時間脈沖輸入端tn，p2管漏極接n1管漏極，n1管和n2管柵極接tp，n1管源極接n2管漏極，n2管源極接地；p3管源極接vdd，漏極接p4管源極，柵極接時間脈沖輸入端tn，p4管柵極接時間脈沖輸入端tp，p2、p4、n1、n3管漏極連接反相器輸入端，反相器輸出作為第一個組合電路star輸出端，n3管和n4管柵極接tn，n3管源極接n4管漏極，n4管源極接地；所述的第二個組合電路和第一個組合電路的各柵極輸入信號上下對稱得到stop輸出端。所述d觸發器具有數據輸入端t1、輸入端t2和正向輸出端；所述d觸發器的數據輸入端接時間脈沖輸入端tp，輸入端t2接時間脈沖輸入端tn，正向輸出端即極性輸出端polar連接到所述數字編碼器。

5、優選地，所述并行延遲線tdc包括n路延遲線、n個d觸發器和編碼器1；所述d觸發器具有數據輸入端、時鐘輸入端、數據輸出端；所述的n路延遲線均有數字邏輯門串聯形成，n路延遲線的延遲時間呈最小分辨時間乘二級制位權值增長，延遲線輸入端均連接所述脈沖選擇電路的star輸出端，延遲線輸出端按延遲從大到小分別連接在從高位到低位的n個d觸發器的數據輸入端；最大延遲線引出輸出端star_res連接所述時間寄存器型tdc的時間輸入端star1；n個d觸發器的時鐘輸入端均接所述脈沖選擇電路的stop輸出端；所述編碼器1將n個d觸發器數據輸出端產生的從低位到高位的溫度計碼編碼為二進制碼輸出，二進制編碼輸出連接所述余量提取模塊輸入端和所述數字編碼器。

6、優選地，所述余量提取模塊包括延遲線和和延遲控制器；所述延遲線由多個兩級反相器串聯形成的延遲單元串聯而成；余量提取模塊的時鐘輸入端連接所述脈沖選擇器的stop輸出端，余量提取模塊的時鐘輸入端連接延遲線的每一個延遲單元，并由延遲控制器選擇時鐘饋入點；延遲控制器根據所述并行延遲線tdc輸出的二進制碼余量提取模塊的時鐘輸入端連接延遲線的每一個延遲單元，并由延遲控制器選擇時鐘饋入點進而控制stop信號的延遲時間，延遲線輸出端為stop_res連接所述時間寄存器型tdc的時間輸入端stop1。

7、優選地，所述時間寄存器型tdc包括脈沖生成電路、傳輸門開關、延遲單元、d觸發器、編碼器2；所述脈沖生成電路由具有復位端的d觸發器和或門組成，d觸發器的數據輸入端接vdd，時鐘輸入端為所述時間寄存器型tdc的時間輸入端star1連接所述并行延遲線tdc輸出端star_res，復位端為所述時間寄存器型tdc的時間輸入端stop1連接所述余量提取模塊輸出端stop_res，所述d觸發器輸出端和外部trigger信號連接或門的兩個輸入端；所述延遲單元具有使能端、復位端，使能端均連接或門輸出端，多個延遲單元串聯形成延遲線，第一個延遲單元輸入端連接外部set信號，同時set信號取反后連接每一個延遲單元的復位端，延遲線的延遲單元連接點均連接不同傳輸門開關輸入端和不同d觸發器的數據輸入端，stop1信號經過一定延時后連接所有d觸發器的時鐘輸入端，d觸發器輸出端連接所述編碼器2；編碼器2對d觸發器輸出形成的溫度計碼編碼為二進制碼并生成相應控制信號連接到每一個傳輸門開關控制端；所述傳輸門開關輸出端均連接到所述時間寄存器型tdc的tfull輸出端；trigger和tfull信號組成時間余量信號分別連接到所述游標型tdc的star2和stop2輸入端。

8、優選地，所述游標型tdc包括一路慢延遲線l1和慢延遲線l2、d觸發器、編碼器3；慢延遲線輸入端連接star2，快延遲線連接stop2，慢延遲線的延遲單元輸出連接到不同d觸發器的數據輸入端；快延遲線的延遲單元輸出連接到對應d觸發器的時鐘輸入端，d觸發器的輸出端連接到編碼器3；編碼器3對d觸發器輸出的溫度計碼結合所述脈沖選擇器輸出的極性轉為極性二進制碼2并輸出到所述數字編碼器。

9、優選地，所述數字編碼器將第一級和第二級tdc輸出的無極性二進制碼進行加法運算，進一步結合所述脈沖選擇器輸出的極性編碼為極性二級制碼d[m:n]；極性二進制碼d[m:n]在負極性編碼時進行減1運算；進一步將所述游標型tdc輸出的二進制碼編碼為極性二進制碼d[0:m-1]，進一步將極性二進制碼d[m:n]與所述游標型tdc輸出的極性二進制碼d[0:m-1]連接對齊得到完整的模數轉換值d[0:n]。

10、與現有技術相比，本發明的有益效果在于：

11、通過并行延遲線tdc對高二進制位進行粗量化再由后級tdc細量化補償的方式，提高了模數轉換的準確性和轉換速率。采用全時域量化的方式，降低了對工作電源電壓的要求，同時延遲線均由數字邏輯門構成，可降低整體電路功耗，更適應于當前先進工藝制程。